Descripción
Este libro brinda una introducción al diseño de circuitos integrados digitales en tecnología CMOS. Provee una descripción de microfabricación y de los distintos procesos tecnológicos utilizados en la actualidad. Introduce los modelos de los dispositivos existentes en la tecnología, incluyendo desde interconexiones hasta transistores. Desarrolla circuitos combinacionales, secuenciales, circuitos especiales como memorias RAM y ROM, y brinda una breve descripción de otros estilos lógicos.
Los circuitos son analizados eléctricamente, obteniendo características transitorias y de estado estacionario (DC). Se describe la síntesis lógica de compuertas, su diseño físico, el dimensionamiento de los transistores y su impacto en el consumo de potencia.
Esta obra cubre todos los aspectos teóricos y prácticos necesarios para un primer curso de diseño de microelectrónica digital. El objetivo es proveer todos los elementos para que el estudiante sea capaz de diseñar y enviar a fabricar su primer circuito integrado.
Índice
Mensaje del editor IX
Sobre el autor XI
Prefacio XIX
1. Microfabricación y tecnología 1
1.1. Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. El proceso de fabricación . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.1. Litografía . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.2.1.1. El proceso fotolitográfico . . . . . . . . . . . . . . . . . . 6
1.2.1.2. Remoción . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2.1.3. Máscaras . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.2.2. Oxidación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.2.2.1. Factores externos . . . . . . . . . . . . . . . . . . . . . . 10
1.2.3. Introducción de dopantes . . . . . . . . . . . . . . . . . . . . . . . . 12
1.2.3.1. Difusión . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.2.3.2. Implantación de iones . . . . . . . . . . . . . . . . . . . . 14
1.2.4. Deposición . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.2.4.1. Evaporación . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.4.2. Sputtering . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.4.3. Deposición química de vapor . . . . . . . . . . . . . . . . 16
1.2.4.4. Epitaxis . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.2.5. Procesos simplificados . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.2.5.1. Fabricación de un resistor . . . . . . . . . . . . . . . . . . 19
1.2.5.2. Fabricación de un transistor NMOS . . . . . . . . . . . . . 20
1.3. Reglas geométricas de diseño . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4. Procesos tecnológicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.4.1. Proceso P-well . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
1.4.2. Proceso Twin-tub . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
1.4.3. Silicio sobre aislante (SOI) . . . . . . . . . . . . . . . . . . . . . . . 28
1.4.4. Inclusión de transistores bipolares . . . . . . . . . . . . . . . . . . . 30
1.4.5. Procesos 3D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.5. Fallas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
1.5.1. Rendimiento o yield . . . . . . . . . . . . . . . . . . . . . . . . . . 36
1.5.2. Márgenes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2. Dispositivos 39
2.1. Interconexiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.1.1. Capacidades parásitas . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.1.2. Resistencias parásitas . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.1.3. Inductancias parásitas . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.1.4. Modelos de conductores . . . . . . . . . . . . . . . . . . . . . . . . 45
2.1.4.1. Modelos de parámetros concentrados . . . . . . . . . . . . 45
2.1.4.2. Modelos de parámetros distribuidos . . . . . . . . . . . . . 46
2.2. La juntura semiconductora . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
2.2.1. Comportamiento de DC . . . . . . . . . . . . . . . . . . . . . . . . 51
2.2.2. Modelo lineal incremental . . . . . . . . . . . . . . . . . . . . . . . 51
2.2.3. Modelo de AC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
2.2.3.1. Capacidad en inversa . . . . . . . . . . . . . . . . . . . . 53
2.2.3.2. Capacidad en directa . . . . . . . . . . . . . . . . . . . . . 54
2.3. El transistor MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
2.3.1. Modelo de DC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.3.1.1. NMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
2.3.1.2. PMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
2.3.2. Modelo lineal incremental . . . . . . . . . . . . . . . . . . . . . . . 60
2.3.3. Modelo de AC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.3.3.1. Capacidad de gate . . . . . . . . . . . . . . . . . . . . . . 61
2.3.3.2. Capacidad de junturas . . . . . . . . . . . . . . . . . . . . 62
2.3.3.3. Capacidad de solapamiento . . . . . . . . . . . . . . . . . 64
3. Circuitos de lógica combinacional CMOS 67
3.1. Conceptos preliminares . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
3.1.1. El transistor como llave . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.2. Compuertas lógicas CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.2.1. Descripción conceptual . . . . . . . . . . . . . . . . . . . . . . . . . 72
3.2.1.1. La compuerta inversora . . . . . . . . . . . . . . . . . . . 72
3.2.1.2. La compuerta NAND . . . . . . . . . . . . . . . . . . . . 74
3.2.1.3. La compuerta NOR . . . . . . . . . . . . . . . . . . . . . 75
3.2.1.4. Compuertas de paso y transmisión . . . . . . . . . . . . . 75
3.2.1.5. Inversor de tres estados . . . . . . . . . . . . . . . . . . . 76
3.2.2. Características de DC . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.2.2.1. La compuerta inversora . . . . . . . . . . . . . . . . . . . 77
3.2.2.2. La compuerta NAND . . . . . . . . . . . . . . . . . . . . 85
3.2.2.3. La compuerta NOR . . . . . . . . . . . . . . . . . . . . . 91
3.2.2.4. Compuertas de paso y transmisión . . . . . . . . . . . . . 95
3.2.2.4.1. Transistor NMOS de paso . . . . . . . . . . . . . 95
3.2.2.4.2. Transistor PMOS de paso . . . . . . . . . . . . . 96
3.2.2.4.3. Compuerta de transmisión . . . . . . . . . . . . 98
3.2.3. Compuertas complejas . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.3. Otros estilos lógicos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
3.3.1. Lógica pseudo-nMOS . . . . . . . . . . . . . . . . . . . . . . . . . 103
3.3.2. Lógica dinámica . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
3.3.3. Lógica de compuertas de paso . . . . . . . . . . . . . . . . . . . . . 109
3.3.3.1. Lógica complementaria de transistores de paso (CPL) . . . 111
4. Diseño físico de compuertas 113
4.1. Diagramas a mano alzada . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
4.2. Compuertas básicas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
4.2.1. El inversor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
4.2.2. Compuertas NAND y NOR . . . . . . . . . . . . . . . . . . . . . . 117
4.2.3. Compuertas de transmisión . . . . . . . . . . . . . . . . . . . . . . . 118
4.3. Compuertas complejas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
4.3.1. Metodología de caminos de Euler . . . . . . . . . . . . . . . . . . . 119
4.3.2. Metodología de Weinberger . . . . . . . . . . . . . . . . . . . . . . 122
4.3.3. Celdas estándar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.4. Buenos hábitos de layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
5. Dinámica de circuitos combinacionales 127
5.1. Tiempos de transición . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.1.1. Transiciones de entrada no inmediatas . . . . . . . . . . . . . . . . . 134
5.1.2. El transistor como un resistor . . . . . . . . . . . . . . . . . . . . . 134
5.1.3. Cómputo de capacidades . . . . . . . . . . . . . . . . . . . . . . . . 138
5.1.3.1. Capacidad de entrada . . . . . . . . . . . . . . . . . . . . 138
5.1.3.2. Capacidad de salida . . . . . . . . . . . . . . . . . . . . . 140
5.2. Compuertas CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
5.2.1. La compuerta inversora . . . . . . . . . . . . . . . . . . . . . . . . . 143
5.2.2. La compuerta NAND . . . . . . . . . . . . . . . . . . . . . . . . . . 145
5.2.3. La compuerta NOR . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
5.3. Dimensionamiento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
5.3.1. Cadena de inversores . . . . . . . . . . . . . . . . . . . . . . . . . . 151
5.3.1.1. Elección del número de etapas . . . . . . . . . . . . . . . 153
5.3.2. Efecto de ramificación . . . . . . . . . . . . . . . . . . . . . . . . . 155
5.4. Disipación de potencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
5.4.1. Disipación estática . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
5.4.2. Disipación dinámica . . . . . . . . . . . . . . . . . . . . . . . . . . 159
5.4.3. Disipación por corriente de cortocircuito . . . . . . . . . . . . . . . 161
6. Circuitos secuenciales 165
6.1. Latch y registros estáticos . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
6.1.1. Definiciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
6.1.2. Requisitos temporales . . . . . . . . . . . . . . . . . . . . . . . . . 168
6.1.2.1. Registros . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
6.1.2.2. Latch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
6.1.3. Regeneración y biestabilidad . . . . . . . . . . . . . . . . . . . . . . 171
6.1.3.1. Propiedad regenerativa . . . . . . . . . . . . . . . . . . . 171
6.1.3.2. Principio de biestabilidad . . . . . . . . . . . . . . . . . . 172
6.1.4. Implementaciones CMOS . . . . . . . . . . . . . . . . . . . . . . . 175
6.1.4.1. Latch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
6.1.4.2. Registro . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
6.1.4.2.1. Señales de reloj no ideales . . . . . . . . . . . . 180
6.1.4.3. Flip-flop SR . . . . . . . . . . . . . . . . . . . . . . . . . 183
6.2. Memorias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
6.2.1. Memorias ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
6.2.2. Memorias RAM estáticas (SRAM) . . . . . . . . . . . . . . . . . . . 190
6.2.2.1. Operación de lectura . . . . . . . . . . . . . . . . . . . . . 192
6.2.2.2. Operación de escritura . . . . . . . . . . . . . . . . . . . . 194
6.2.3. Memorias RAM dinámicas (DRAM) . . . . . . . . . . . . . . . . . 196
6.2.3.1. Celda 3T . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
6.2.3.2. Celda 1T . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
6.2.4. Decodificadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
6.2.4.1. Decodificadores de fila . . . . . . . . . . . . . . . . . . . 201
6.2.4.2. Decodificadores de columna . . . . . . . . . . . . . . . . . 202
6.3. Circuitos no biestables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
6.3.1. Osciladores o astables . . . . . . . . . . . . . . . . . . . . . . . . . 203
6.3.2. Circuitos monoestables . . . . . . . . . . . . . . . . . . . . . . . . . 206
6.3.3. Circuito disparador de Schmitt . . . . . . . . . . . . . . . . . . . . . 207
A. Método de Elmore 209
B. Flujo de diseño 211
C. Aspectos prácticos 213
C.1. Conexiones externas: Pads . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
C.2. Latch-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
C.3. Conexiones internas: alimentación y reloj . . . . . . . . . . . . . . . . . . . 216
C.3.1. Alimentación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
C.3.2. Reloj . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
D. Modelos de SPICE 223
D.1. Fuentes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
D.1.1. Fuentes independientes . . . . . . . . . . . . . . . . . . . . . . . . . 223
D.1.2. Fuentes dependientes . . . . . . . . . . . . . . . . . . . . . . . . . . 223
D.2. Dispositivos pasivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.2.1. Resistencias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.2.2. Capacitores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.2.3. Inductores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.2.4. Inductores mutuos . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.3. Dispositivos semiconductores . . . . . . . . . . . . . . . . . . . . . . . . . . 224
D.3.1. Diodo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
D.3.2. Transistores bipolares . . . . . . . . . . . . . . . . . . . . . . . . . 226
D.3.3. Transistores MOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
D.3.3.1. Modelo de Nivel 1 . . . . . . . . . . . . . . . . . . . . . . 227
D.3.3.2. Modelos de Nivel 2 y 3 . . . . . . . . . . . . . . . . . . . 228
D.3.3.3. Modelo de Nivel 4 . . . . . . . . . . . . . . . . . . . . . . 230
